DPLL支持抖動和漂移衰減的可編程環路帶寬,而兩個APLL則支持分頻率轉換,從而可以實現靈活的時鐘生成。DPLL上支持的同步選項包括無中斷切換、數位保持以及頻率步進分辨率小於0.001ppb的DCO模式,可實現精確的時鐘轉向(IEEE 1588 PTP從運動)。DPLL可以鎖相至1PPS(每秒脈衝)基準輸入,並在一個輸出上支持可選的零延遲模式,以實現具有可編程偏移的確定性輸入至輸出相位對齊。先進的基準輸入監控模組可確保穩健的時鐘故障檢測並在發生基準缺失(LOR)時幫助將輸出時鐘干擾降至最低。
特點
- 一個數位鎖相環(DPLL),具有如下特點:
- 無中斷切換:±50ps相位瞬態
- 具有快速鎖定功能的可編程環路帶寬
- 使用低成本TCXO/OCXO實現符合標準的同步和保持模式
- 兩個具備業界領先抖動性能的類比鎖相環(APLL)
- 312.5MHz時具有50fs RMS抖動(APLL1)
- 155.52MHz時具有125fs RMS抖動(APLL2)
- 兩個基準時鐘輸入
- 基於優先級的輸入選擇
- 在缺失參考時實現數位保持
- 具有可編程驅動器的八個時鐘輸出
- 多達六個不同輸出頻率
- AC-LVDS,AC-CML,AC-LVPECL,HCSL和1.8V LVCMOS輸出格式
- 加電后自定義時鐘的EEPROM / ROM
- 靈活的配置選項
- 輸入和輸出為1Hz(1PPS)至800MHz
- XO/TCXO/OCXO輸入:10MHz至100MHz
- DCO模式:< 0.001ppb/步長,可進行精確的時鐘轉向(IEEE 1588 PTP從運動)
- 先進的時鐘監控和狀態
- I2C或SPI接口
- PSNR:–83dBc(3.3V電源雜訊為50mVpp)
- 3.3V電源,提供1.8V、2.5V、或3.3V輸出
- 工業溫度範圍:–40°C至+85°C
應用
- SyncE (G.8262), SONET/SDH (Stratum 3/3E, G.813, GR-1244, GR-253), IEEE 1588 PTP從器件時鐘或光傳輸網絡 (G.709)
- 400G線卡、以太網交換機和路由器用交換卡
- 無線基站(BTS)、無線回程
- 測試和測量、醫療成像
- 用於56G/112G PAM-4 PHYs、ASICs、FPGAs、SoCs和處理器的抖動清除、漂移衰減和基準時鐘生成
功能結構圖
發佈日期: 2019-01-18
| 更新日期: 2024-04-17

